언어 스탯
반도체 특화성10/10
범용성4/10
학습 난이도7/10
학습 난이도는 점수가 높을수록 더 어렵다는 뜻입니다.
Hardware Description Language
Verilog / SystemVerilog
Verilog와 SystemVerilog는 일반 소프트웨어 언어라기보다 하드웨어 동작을 기술하고 검증하는 HDL입니다.
특징
회로 동작과 타이밍을 기술합니다.
주요 직무
RTL 설계, 검증, 시뮬레이션
주요 툴
Synopsys, Cadence, Siemens EDA
학습 포인트
모듈, 신호, always, testbench가 핵심입니다.
모듈
회로를 블록 단위로 정의하는 출발점입니다.
입출력 포트
입력과 출력을 정의해 모듈 간 연결을 만듭니다.
자료형과 신호
`wire`, `reg`, `logic`의 차이를 이해합니다.
연산자
산술, 논리, 비트, 시프트 연산을 익힙니다.
assign
조합 논리를 간단하게 표현하는 방법입니다.
always 블록
조합 논리와 순차 논리를 나눠 기술합니다.
if / case
상태와 조건에 따라 회로 동작을 나누는 구조입니다.
클럭과 리셋
순차 회로의 기본 동작 기준입니다.
FSM
상태기계를 설계하고 제어 로직을 구조화합니다.
Testbench
입력을 주고 결과를 확인하는 검증용 코드입니다.
타이밍 이해
setup, hold, delay 같은 개념을 익힙니다.
SystemVerilog 확장
검증 기능, 인터페이스, assertions로 확장됩니다.
Verilog / SystemVerilog에서 꼭 알아야 하는 개념
| 개념 | 설명 | 실무 연결 |
|---|---|---|
| 모듈 | 회로 블록을 정의하는 단위입니다. | CPU, 컨트롤러, 인터페이스 블록 설계의 기본입니다. |
| 조합 / 순차 논리 | 현재 입력만 보는지, 클럭 기반으로 상태가 변하는지 구분합니다. | 회로 구조를 이해하는 핵심입니다. |
| 신호 타입 | wire, reg, logic의 용도를 구분합니다. | 시뮬레이션과 합성 결과를 올바르게 만들기 위해 필요합니다. |
| FSM | 상태 기반 제어 회로를 표현합니다. | 프로토콜 제어와 인터페이스 설계에 자주 사용됩니다. |
| Testbench | 설계 코드가 맞는지 검증하는 환경입니다. | 실제 칩 제작 전에 오류를 줄이는 핵심 단계입니다. |
Verilog / SystemVerilog의 장점과 반도체 외 대표 활용
| 항목 | 정리 |
|---|---|
| 무엇에 특화되어 있나 | 하드웨어 회로 동작 기술, 타이밍 기반 설계, 디지털 논리 검증에 특화되어 있습니다. |
| 장점 | 실제 칩 제작 전에 회로 구조와 동작을 미리 설계하고 검증할 수 있습니다. |
| 반도체 외 주요 활용 | FPGA 개발, 디지털 시스템 교육, 통신 장비 로직, 영상 처리 보드, 제어 보드 프로토타이핑처럼 하드웨어 설계가 필요한 분야에서 쓰입니다. |
반도체에서 어디에 쓰이는가
Verilog와 SystemVerilog는 CPU, 메모리 컨트롤러, 인터페이스 회로, 검증 환경 같은 RTL 설계와 검증 업무에 직접 연결됩니다.
실무 예시
데이터를 받아 저장하는 모듈을 설계하고, 시뮬레이션으로 입력 패턴을 넣어 출력이 예상대로 나오는지 확인하는 식입니다.
핵심 3줄 요약
- Verilog / SystemVerilog는 소프트웨어 언어보다 회로 기술 언어에 가깝습니다.
- 기초는 모듈, 신호, always, 조합/순차 논리, testbench 순으로 잡으면 좋습니다.
- 반도체 설계와 검증 직무를 본다면 반드시 익숙해져야 하는 핵심 언어입니다.